連于慧 2025.12.16
台積電的CoWoS封裝產能和高頻寬記憶體HBM一直是AI產業的瓶頸，加上多數產能都被Nvidia一家包下，導致很多ASIC業者拿不到足量產能，這樣的情況已經持續多年，近期甚至傳出部分ASIC業者轉而向採用英特爾的先進封裝EMIB作為替代方案，EMIB複雜度沒有CoWoS這麼高，且整體成本相較CoWoS減少30％～50％。
日前有個更關鍵的消息，JEDEC固態技術協會已經開始著手制定一項全新的記憶體標準：SPHBM4（Standard Package HBM4），成為標準封裝第四代高頻寬記憶體。顧名思義，「Standard Package」意思是標準封裝，相容於傳統的有機基板，因此可以擺脫昂貴的矽中介層，可以直接用標準封裝流程，同時盡量保持接近HBM的速度，有助於解決AI產業現在面臨的瓶頸。
HBM通常是採用1024位元或2048位元的極寬匯流排介面，造就非常頂級的性能表現，但這種極寬匯流排介面設計缺點是佔用很大的晶片面積，因此限制每個晶片上HBM堆疊數量，間接限制AI晶片支援的記憶體總容量。JEDEC對於SPHBM4的規範針對了此問題作解決，其中一個關鍵是將HBM4的記憶體匯流排介面從2048位元大幅縮減至512位元，並且支援在傳統有機基板上進行2.5D整合，代表著不需要昂貴的矽中介層interposers，可大幅降低成本。
全新的SPHBM4記憶體規範一出，已經傳出中國半導體廠商都很有興趣，因為中國AI供應鏈沒有CoWoS先進封裝，這種介於標準型DRAM和頂級HBM4之間的技術產品，正好符合他們的需求。
其實當前，大型語言模型 LLM的最大的瓶頸，並不是「算得不夠快」，而是資料「搬運速度不夠快」，因此AI伺服器必須要採用 CoWoS 封裝，最關鍵的原因就是為了解決 HBM與 GPU之間的連線問題。傳統記憶體如GDDR6是透過PCB和GPU連接，但HBM為了達到極高速的傳輸，I/O pin角位數量高達數千個，只有用CoWoS的中介層Interposer才能解決此問題。矽中介層Interposer可以在極小的面積內蝕刻出高密度的線路，連接HBM成千上萬密密麻麻的接點。
CoWoS是一種 2.5D封裝，可以將GPU核心的Logic Die和HBM記憶體並排放在同一個中介層上，讓兩者之間的距離非常短，因此資料傳輸的延遲降至最低。台積電預計到2026年底CoWoS月產能可達12.5萬片，但超過50%都被「AI King」Nvidia包下，其次是「ASIC King」博通獲得第二多的產能配比。
JEDEC正在準備的SPHBM4規範，相當大程度可以紓解部分AI運算對於先進封裝的依賴。SPHBM4並不是用來取代金字塔最頂級的HBM4市場，而是在傳統頻寬受限的DDR5/LPDDR5，以及極高端的HBM3E/HBM4中間有一塊巨大的市場，對成本較為敏感，對頻寬雖有要求，但不是最頂級的，這樣的應用場景就會適合SPHBM4來填補。
算起來，新記憶體標準SPHBM4，是一種介於傳統DDR5和新高頻寬記憶體HBM之間的產品，對於現在台積電CoWoS產能極為吃緊，HBM4要求的頻寬和良率又更高的情況下，會是一個不錯的替代方案，也有助於紓解不是這麼金字塔頂層的AI應用市場。